Verilog-HDL記述例 - 4bit桁上げ伝搬加算器

はじめに

本ページでは,4bit桁上げ伝搬加算器のVerilog-HDL記述例を紹介します.

下記の環境で動作を確認しておりますが,動作を保証するものではありません. ソースコードは自己責任の上でご利用ください.

OS Microsoft Windows Server 2008 Standard x86 Service Pack 2
Quartus II 未インストール
ModelSim Mentor Graphics ModelSim-Altera Starter Edition v10.1d
FPGA Board 未実装(シミュレーションによる動作確認のみ)

半加算器,全加算器,桁上げ伝搬加算器(準備中)

半加算器,全加算器および桁上げ伝搬加算器について簡単に解説する予定です.

Verilog-HDL記述例

はじめに

今回紹介する4bit桁上げ伝搬加算器のVerilog-HDL記述例(以降では,ADDERモジュールと呼びます)では, 最上位モジュール「ADDER」の下に4つの全加算器モジュール「FULL_ADDER」を内包しています. また,「FULL_ADDER」は半加算器モジュール「half_adder」2つと,論理輪ゲート1つで構成されています.

下表に各外部入出力信号の名称と機能をまとめました.

Node Name Direction Description
A Input 数値入力,bit幅: 4
B Input 数値入力,bit幅: 4
CI Input 桁上がり入力
S Output 加算結果出力,bit幅: 4
CO Output 桁上がり出力

Verilog-HDL記述例(ADDER.v)

4bit桁上げ伝搬加算器を構成する全てのモジュールが,このファイル内に記述されています.

テストベンチとRTLシミュレーション

テストベンチ記述例

以下は,ADDERモジュール用のテストベンチ記述例(tb_ADDER.vhd)です. テストベンチ記述,Quartus IIおよびModelSimを用いたRTLシミュレーションの方法については,加算器のRTLシミュレーションが参考になると思います.

RTLシミュレーション結果

下図に,上記のテストベンチ記述例を使用したRTLシミュレーションの結果を示します.